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半导体封装技术chiplet彻底出圈!

来源:九方智投 2022-08-08 11:23
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摩尔定律的延伸受到物理极限、巨额资金投入等多重压力,迫切需要别开蹊径推动技术进步。而通过先进封装可以相对轻松地实现芯片的高密度集成、体积的微型化和更低的成本,这使得台积电、英特尔、三星,以及主要封测代工厂商(OSAT)都对先进封装给予了高度重视,纷纷布局发展这方面的能力,chiplet应运而生。据Omdia报告,预计到2024年,Chiplet市场规模将达到58亿美元,2035年则超过570亿美元,市场规模将迎来快速增长。

5日,半导体封装技术chiplet彻底出圈,芯源股份/通富微电/晶方科技/华天科技等纷纷涨停。今天我们就来介绍一下这项新技术。

摩尔定律的延伸受到物理极限、巨额资金投入等多重压力,迫切需要别开蹊径推动技术进步。而通过先进封装可以相对轻松地实现芯片的高密度集成、体积的微型化和更低的成本,这使得台积电、英特尔、三星,以及主要封测代工厂商(OSAT)都对先进封装给予了高度重视,纷纷布局发展这方面的能力。

今年初,英特尔与AMD、Arm、日月光、GoogleCloud、Meta、微软、高通、三星电子和台积电等十大行业巨头宣布成立UCIe产业联盟,共同打造Chiplet互连标准、推进开放生态,并制定了标准规范“UCIe”。借此,Chiplet或将在标准和生态层面掀开新篇章。

  • Chiplet:身负延续摩尔定律的使命

Chiplet俗称芯粒,也叫小芯片,它是将一类满足特定功能的die(裸片),通过die-to-die内部互联技术实现多个模块芯片与底层基础芯片封装在一起,形成一个系统芯片,以实现一种新形式的IP复用。

当前,主流的系统级芯片都是将多个负责不同类型计算任务的计算单元,通过光刻的形式制作到同一块晶圆上。以旗舰级智能手机的SoC芯片为例,基本都集成了CPU、GPU、DSP、ISP、NPU、Modem等众多不同功能的计算单元,以及诸多的接口IP,追求的是高度集成化,利用先进制程对于所有的单元进行全面的提升。

而随着半导体工艺制程持续向3nm/2nm推进,晶体管尺寸已经越来越逼近物理极限,所耗费的时间及成本越来越高,同时所能够带来的“经济效益”的也越来越有限,“摩尔定律”日趋放缓。在此背景下,Chiplet被业界寄予厚望,或将从另一个维度来延续摩尔定律的“经济效益”。

Chiplet是将原本一块复杂的SoC芯片,从设计时就按照不同的计算单元或功能单元对其进行分解,然后每个单元选择最适合的工艺制程进行制造,再将这些模块化的裸片互联起来,通过先进封装技术,将不同功能、不同工艺制造的Chiplet封装成一个SoC芯片。

对于Chiplet技术的发展和兴起,摩尔精英CEO张竞扬认为,这既是技术发展需要,也是经济规律的驱动。如今单品出货上亿的手机SoC研发成本往往达到10亿美金以上,而物联网细分领域的出货和利润难以覆盖这样的研发投入。为此,芯片产业正在积极探索在单个封装里实现分解SoC,多芯片异构集成的Chiplet技术,来平衡这种研发投入上升和出货量下降之间的矛盾。

  • 优点:提高良率、降低设计与制造成本

从其技术特点和当前进展综合来看,Chiplet的优势可以归结为几个方面:

Chiplet可以大幅提高大型芯片的良率。近年来,随着高性能计算、AI等方面的巨大运算需求,集成更多功能单元和更大的片上存储使得芯片不仅晶体管数量暴增,芯片面积也急剧增大。芯片良率与芯片面积有关,随着芯片面积的增大而下降,掩模尺寸700mm²的设计通常会产生大约30%的合格芯片,而150mm²芯片的良品率约为80%。因此,通过Chiplet设计将大芯片分成更小的芯片可以有效改善良率,同时也能够降低因为不良率而导致的成本增加。

Chiplet可以降低设计的复杂度和设计成本。因为如果在芯片设计阶段,就将大规模的SoC按照不同的功能模块分解为一个个的芯粒,那么部分芯粒可以做到类似模块化的设计,而且可以重复运用在不同的芯片产品当中。这样不仅可以大幅降低芯片设计的难度和设计成本,同时也有利于后续产品的迭代,加速产品的上市周期。

而且,把SoC拆分成几个关键的“Chiplet”,让每颗Chiplet能够同时出货到10种甚至更多的应用中去平衡研发成本,能够避免一颗大SoC芯片设计出来后没有足够出货量带来的巨大损失。

Chiplet还能降低芯片制造的成本。一颗SoC当中有着不同的计算单元,同时也有SRAM、各种I/O接口、模拟或数模混合元件,这其中主要是逻辑计算单元通常依赖于先进制程来提升性能,而其他的部分对于制程工艺的要求并不高,有些即使采用成熟工艺,也能够发挥很好的性能。

所以,将SoC进行Chiplet化之后,不同的芯粒可以根据需要来选择合适的工艺制程分开制造,然后再通过先进封装技术进行组装,不需要全部都采用先进的制程在一块晶圆上进行一体化制造,这样可以极大的降低芯片的制造成本。

在多种优势因素以及市场发展趋势的驱动下,AMD、台积电、英特尔、英伟达等芯片巨头厂商嗅到了这个领域的市场机遇,近年来开始纷纷入局Chiplet。AMD最新几代产品都极大受益于“SiP+Chiplet”的异构系统集成模式;另外,近日苹果最新发布的M1Ultra芯片也通过定制的UltraFusion封装架构实现了超强的性能和功能水平,包括2.5TB/s的处理器间带宽。科技巨头的动态和布局,无一不反映着如今Chiplet技术正在得到行业内的认可和重视。

据Omdia报告,预计到2024年,Chiplet市场规模将达到58亿美元,2035年则超过570亿美元,市场规模将迎来快速增长。

  • 发展Chiplet几个关键点

虽然Chiplet正展现出诸多好处和市场潜力,但是要充分发挥其效力,仍面临着一些需要解决的难题和挑战。其中,解决互联标准只是第一步。技术层面,Chiplet还面临着来自先进封装、测试、软件配合等多个方面的挑战。

1、先进封装

要将Chiplet真正结合在一起,最终还要依靠先进封装。

目前台积电拥有CoWoS/InFO、英特尔拥有EMIB、Fovores3D等,Chiplet使用的先进封装多种多样。UCIe1.0标准没有涵盖用于在小芯片之间提供物理链接的封装/桥接技术。在UCIe的定义中,Chiplet可以通过扇出封装、硅中介层、EMIB连接,甚至可以通过一个普通的有机基板连接。只要一个UCIe小芯片符合标准(包括凸块间距),它就可以与另一个UCIe小芯片通信。

未来随着Chiplet技术的发展终究会使小芯片间的互联达到更高的密度,要应对先进封装功能和密度的不断提升,散热、应力和信号传输等都是重大的考验。目前头部的IDM厂商、晶圆代工厂以及封测企业都在积极推动不同类型的先进封装技术,以抢占这块市场。

2、芯片测试

对于Chiplet来说,将一颗大的SoC芯片拆分成多个芯粒,相较于测试完整芯片难度更大,尤其是当测试某些并不具备独立功能的Chiplet时,测试程序更为复杂。英特尔创新科技前总经理谢承儒曾表示,以目前芯片复杂程度与更复杂的封装等,需要相对应测试技术,这就像闭眼在森林中跑步一样,会非常困难。

众多芯粒的测试需要在晶圆阶段完成,这就需要更多的探针来同时完成测试。特别是对于3DIC来说,从外部来看,其内部就是一个“黑盒子”,测试探针只能通过表面的一些点来获取有限的数据量,这也给对于3DIC的分析测试带来了很大的挑战。

同时,为了提升合封后的整体良率,Chiplet集成也对测试和质量管控提出了更高的要求,包括互连线路的信号质量验证、互操作性功能验证、测试覆盖率等考虑,此外也对晶圆级CP与Chiplet合封后成品FT测试流程和测试设备提出更高挑战。

张竞扬表示:“摩尔精英的ATE测试机台凝聚了顶尖IDM公司二十多年来的研发成果,并在过去数百亿颗芯片的测试实践中中积累了宝贵的经验,帮助客户应对Chiplet模式下的芯片测试在效率、成本和质量的挑战。”

3、EDA工具等软件配合

Chiplet的设计制造需要EDA软件从架构到实现再到物理设计全方位进行支持,另外各个Chiplet的管理和调用也需要业界统一的标准。目前,Chiplet技术缺乏相关的EDA工具链,以及完整且可持续性的生态系统。

技术层面挑战之外,用户需求和Chiplet分工不明确、尚未建立规模经济的正向循环等不确定因素,也可能会导致供给侧不足,缺乏稳定多样的Chiplet供给等问题出现,多重困扰下,Chiplet需产业界一起来努力共建生态繁荣。

  • 相关标的

根据我们上面梳理的chiplet的几项关键技术,我们梳理出以下相关概念:

封装:通富微电、长电科技、晶方科技、华天科技、气派科技

EDA:华大九天、概伦电子

IP授权:芯原股份

测试机:华峰测控、光力科技、长川科技

本报告由研究助理协助资料整理,由投资顾问撰写。投资顾问:黄波(登记编号:A0740620120007)

(来源:
九方智投)

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