事件：5月25日在上海举行的2026国际电路与系统研讨会（ISCAS）上，华为公司董事、半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主旨演讲，正式发布“韬（τ）定律”。这是中国在全球半导体领域首次提出指导产业发展的新原则。

近年来，伴随AI大模型与通用人工智能爆发式发展，摩尔定律依托的几何缩微传统路径已逼近物理与经济双重极限。3nm及以下节点量子隧穿、短沟道效应、RC信号延迟等问题凸显，晶体管开关与信号传输的物理瓶颈难以突破；同时先进制程研发与制造成本呈指数级上涨，TSMC2024年IEDM数据显示2nm制程较3nm仅实现15%性能提升与15%晶体管密度提升，远低于摩尔定律每18-24个月翻番的要求，先进制程边际收益快速收窄。据IBS数据，2nm单片晶圆内部生产成本约3万美元、较3nm上涨50%，显著抬升芯片设计与终端厂商成本。

面对物理与经济的双重极限，传统“几何缩微”路径发展受阻，华为提出韬（τ）定律，以“时间缩微”替代“几何缩微”，为后摩尔时代半导体产业发展指明新方向。τ是由器件、电路、芯片、系统四个层级共同决定的分层复合变量，其数值由底层硬件参数、本级架构及通信开销共同决定，依托逻辑折叠等技术压缩信号时延、提升晶体管密度；具体来看，器件层面通过优化晶体管与互连线路降低电流传输损耗，电路层面采用立体堆叠布局缩短布线长度、提升集成度与运行性能，芯片层面推行软硬件全栈协同设计、提升并行处理能力以压缩运算耗时，系统层面则依托灵衢总线重构互联协议、实现统一内存编址，有效降低跨节点数据传输延迟。

本次韬（τ）定律推出的逻辑折叠技术，基于时间缩放原理实现电路垂直堆叠与超细间距混合键合，可缩短布线、降低RC损耗，在现有工艺下提升芯片主频与能效，减少对先进光刻的依赖。技术落地需严控工艺指标：顶层金属间距约720nm，混合键合间距需控制在2μm以内，最优比值趋近于1；同时要求键合间距1.5μm、套刻精度优于0.5μm、硅通孔相关尺寸及间距分别低于1.5μm、6μm，配合智能冗余技术可实现近100%良率。目前麒麟2026芯片仅采用局部折叠的保守方案，后续将逐步迭代为多层全尺寸折叠架构。随着工艺持续优化，2026-2035年晶体管密度有望突破4亿晶体管/mm2，麒麟CPU主频或将突破4GHz。此外，该技术同样适配AI数据中心场景，当前AI集群能耗与成本主要来自数据传输环节，相关技术将围绕统一存储总线、高速光互连、3D折叠封装三大方向落地应用。

我们认为，韬定律的落地，对高精度先进封装堆叠技术提出了更高要求。通过2.5D/3D集成、混合键合、Chiplet、HBM、光电共封装等方案，先进封装能将计算、存储与互连单元的距离大幅拉近，从而降低RC延迟、提升带宽、减少功耗，直接实现时间常数的压缩，为性能跃升提供关键支撑。这对先进封装行业有着重大的利好，相关公司可以关注研究。先进封装中比较重要的技术如TSV，TGV技术是未来决定韬定律芯片产品性能的核心，先关设备公司和材料公司值得研究。

逻辑折叠技术对3D集成电路设计提出了全新要求，传统平面EDA工具已无法满足多层有源层协同布线、热仿真与时序分析的核心需求，国产EDA与IP厂商或将迎来重要发展机遇。逻辑折叠技术可在14nm、7nm成熟制程上，实现媲美5nm甚至3nm的系统处理速度，显著降低对EUV光刻机的依赖。这为成熟与次先进制程打开了性能跃升通道，显著提升其战略价值，使其能够覆盖更多高端芯片需求，国内晶圆代工厂稼动率有望可以持续上行，市场空间进一步打开。国内的晶圆厂目前只能做到7nm制程，如果可以利用先进封装技术实现芯片的堆叠，到达5nm。3nm芯片的性能，这样国内晶圆厂的扩张逻辑就顺了，长期空间也被打开，以前因为受制于先进制程被制裁，导致扩产逻辑不顺，目前看如果韬定律可以做去取，或许国内晶圆厂可以走出另外一条路。

参考研报

• 20260526-海通国际证券-韬定律发布：时间缩微重构芯片演进，国产半导体打开新叙事